文丨寄语
追求更小的芯片尺寸和更高的功率效率，已成为行业巨头台积电、英特尔、三星等芯片厂商之间竞争的关键因素。
据多家媒体报道，台积电（TSMC）在2nm制程节点上取得了重大突破。
台积电的研究人员称，与 2022 年推出的 N3（标称 3nm）工艺相比，N2 工艺预计将在相同功率下，性能提升可提高 10%至15%，功耗降低25%至30%。
值得一提的是，晶体管密度将提升15%，这标志着台积电在半导体技术领域的又一次飞跃。
台积电2nm制程将首次引入Gate-all-around FETs（GAAFET）晶体管技术，采用能效更高的纳米片晶体管和互连，并与3DIC（three-dimensional integrated circuit）协同优化，适用于AI、HPC和移动SoC应用。
N2工艺还结合了NanoFlex技术，为芯片设计人员提供了前所未有的标准元件灵活性。
N2互联层横截面图，铜的再分布层（RDL）和钝化层可与3D技术实现无缝集成
图源：IEDM
研究人员表示，N2平台已满足晶圆级可靠性要求，并已通过初步的认证测试。预计将在2025年完成全面认证，并于2026年开始大规模生产。
于此同时，2nm工艺将继续涨价的消息也受到市场关注。
据悉，每片300mm的2nm晶圆的价格可能超过3万美元，高于之前预期的2.5万美元。为4/5nm两倍，目前4/5nm晶圆的价格在1.5到1.6万美元之间，3nm晶圆的价格大概在1.85万至2万美元。
不落人后的英特尔
IEEE 已将背面供电(BSPDN) 确定为下一代 2nm 工艺节点的关键技术，业界对英特尔背面供电的PowerVia 解决方案的变革性影响充满期待。
背面供电不仅提高了芯片性能，还提高电源效率并减少信号干扰，更重要的是，可以使芯片变得更小，这对于需要低能耗和紧凑设计的移动应用处理器来说是一个很大的优势。
使用背面供电还可以减少对配电层的需求，从而减少制造步骤总数并降低与半导体生产相关的成本。
根据英特尔最近的 PowerVia 测试，将供电与信号路径分离可显著提高单元利用率，实现 90% 以上的效率。
PowerVia 的进步不仅限于电源效率。采用 PowerVia 技术的测试芯片显示平台电压下降改善了 30%，频率性能提高了 6%。
凭借 PowerVia 技术，英特尔有望率先实现背面供电技术的商业化，将其集成到即将推出的 20A 节点和 Arrow Lake CPU 中，三星电子和台积电则紧随其后。
三星将其商业化时间表从最初计划的 2027 年提前到 2025 年，有报道称，三星可能会从 1.7nm 工艺开始实施这项技术，2nm 工艺将是主要重点。台积电则一直对其计划保持沉默，保密开发进度。
英特将 PowerVia 技术的开发与其下一代 RibbonFET 晶体管（将在 20A 工艺节点中引入）技术的研发分离开来，独立完善这项些技术，便于在更先进的半导体节点集成之前对其核心技术进行优化。
来自英特尔的 A. Agrawal 等人在论文《6nm 栅极长度的硅 RibbonFET CMOS》中，准备展示如何构建具有 6nm 栅极和 45nm 接触多晶硅间距（CPP，晶体管栅极之间的间距）的纳米片技术 (RibbonFET)，并验证其不会降低电子迁移率。
栅极长度为 18nm 时漏极诱导势垒降低 (DIBL) 与硅厚度 (Tsi) 的关系图，图源：IEDM
当Tsi从10nm减小到1.5nm时，DIBL会减小；然而，当Tsi小于4nm时，DIBL的减小会达到饱和；
与NMOS（N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体） DIBL相比，PMOS（positive channel Metal Oxide Semiconductor，指的是n型衬底、p沟道，靠空穴的流动运送电流的MOS管）DIBL较高；
图中还显示了1NR晶体管的TEM显微照片，其不同的Tsi值低至1.5nm。
论文没有提及英特尔的具体制造工艺，但RibbonFET 预计将在英特尔20A 工艺中投入生产。
不过，英特尔似乎决定不再在 20A 工艺中推出任何处理器产品，而是直接从 3nm 工艺跳到18A 工艺，这大概反映在作者对纳米片缩放的关注上。
研究人员将验证，直到纳米硅片厚度达到3nm 时，电子迁移率才开始下降。此后，由于表面粗糙度引起的电子散射成为问题。
在论文中，作者报告了低于4nm 硅厚度的短通道控制，功函数工程如何实现以3nm 为基准的低阈值电压。
三星的困境，亦是先进制程的困境
三星是先进半导体制造领域仅存的三家公司之一，与台积电和英特尔齐名。虽然三星先进半导体制造领域的先行者优势正在逐渐消失。
在其最先进的3nm Gate-All-Around (GAA) FET 节点上，三星正面临着各种业务挫折。
3nm 良品率奇低始终困扰着三星，报告显示，该节点只能生产出10%~20% 的可用硅片，这使得潜在客户不愿与三星建立合作关系。
三星出现前所未有的近30% 的先进工艺设备闲置，低收益和难以获得客户使三星面临艰难的抉择。
订单不足和亏损不断增加迫使该公司实施节约成本的措施，这些措施包括停止运营、缩减半导体工厂生产规模以及推迟新设施的建设。有消息称，三星考虑分拆晶圆代工部门，包括可能出售为外部客户生产逻辑器件的大型代工部门。
实际上，在向7nm 以下节点过渡时，许多公司都在努力取得成果。
格芯早早退出了竞争，转而专注于成熟节点，而英特尔则面临延误。迄今为止，台积电是唯一一家始终如一地制定和执行目标，并将自己定位为行业领导者的公司。
现实往往没有那么简单，晶圆厂在先进制程上的投入是巨大的。
台积电为了制造其2nm 级工艺芯片，正在进行建造两座晶圆厂，并斥资数百亿美元购买超昂贵的EUV光刻设备（每台设备约2亿美元）等投入。
此外，随着先进制程开发成本的指数型增长，N2 工艺将使用多种创新的生产技术，这将使台积电的成本高于N3E。
IC 设计高层透露了从28nm 到5nm 制程的开发费用变化。
28nm 开发费用约为0.5 亿美元，而到了16nm 则需要投入1 亿美元。当推进到5nm 时，费用已高达5.5 亿美元，其中包括了IP 授权、软件验证、设计架构等多个环节。
对于代工厂来说，投入更是巨额。以3nm 制程为例，调研机构认为需要投入40 亿～50 亿美元，而构建一座3nm工厂的成本则至少约为150 亿～200 亿美元。
先进制程的投入是一个漫长且资源消耗巨大的过程，以2nm 制程为例，其路径在2016 年就已相当明朗，但直到近期试产时制程细节才逐渐明确。
随着2nm制程预计在2025年问世，供应链业者有望迎来获利成长的爆发期。
此外，由于2nm制程需要将晶圆研磨至更薄化，材料方面也有中砂和升阳半导体切入钻石碟、再生晶圆等领域。在再生晶圆方面，2nm的产值约为28nm的4.6倍。随着挡控片进入先进制程后，片数用量也会相应提升。
摩尔定律在今天是否还适用？
或许就芯片的进化速度和技术储备来看，不是技术能力达不到，而是厂商们的竞争程度未必能逼迫它们全速前进。
如此看来，2nm制程对于产业来说，将是一个量价齐升的好机会。返回搜狐，查看更多
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