挑战英伟达Thor,全球第一枚车载3纳米Chiplet小芯片:瑞萨X5H
图片来源:瑞萨
11月13日,日本瑞萨正式发布全球第一枚车载3纳米Chiplet小芯片,全球第二枚3纳米Chiplet小芯片,而全球第一枚3纳米Chiplet小芯片是Ampere的One-3 CPU,今年8月发布,2025年量产。Ampere的One-3 CPU专用于AI领域,最多有256核心。汽车领域与AI领域首次基本同步。
瑞萨R-CAR SoC产品线
图片来源:瑞萨
上图是瑞萨R-CAR SoC产品线分布,未来的R-CAR X5H将适用于多个领域,包括座舱、网关和ADAS。
Chiplet即小芯片,也有称晶粒或芯粒,与之对应的芯片,也就是目前主流芯片是Monolithic,单光刻芯片。
常见的Chiplet
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目前,Chiplet全部都是用于AI训练领域。
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之所以出现Chiplet,主要是目前Monolithic已经到了极限,光刻机最大monolithic面积不超过820平方毫米,且die size面积越大,良率越低,成本越高。而AI要提升存储带宽和算力都需要更大的die size,因此Chiplet横空出世,未来所有的大算力AI芯片都将是Chiplet,没有例外。此外还有存储与I/O瓶颈的问题,都是monolithic无法解决的,未来所有的高性能芯片也将是Chiplet,同样没有例外。
Chiplet D2D常见四种标准
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由于Chiplet是明日之星,且局势未明朗,因此出现了多个标准,标准集中在D2D互联领域,包括了UCIe、BoW、AIB、XSR和中国计算机互联技术联盟的CCITA,目前来看UCIe具备绝对优势,已经是事实标准,瑞萨的X5H和Ampere的One-3 CPU都是基于UCIe。
图片来源:UCIe协会
UCIe董事会会员,台积电和英特尔居于主导地位,ASE则是全球第一大芯片封装厂家,台积电和三星则是全球唯二能够生产Chiplet的厂家。
UCIe会员表(截至2024年8月)
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UCIe截至今年8月会员表中,其中汽车行业包括宝马、电装、LG电子、通用汽车、本田、英飞凌、日产、奔驰、丰田、索喜、大众和博世,中国企业包括长鑫存储、亿咖通、台湾联发科、台湾旺宏存储、台湾华邦电子、抖音视界、武汉芯动科技、上海奇异摩尔、上海奎芯科技、台湾力晶、紫光展锐、西安紫光国芯、芯原股份。
UCIe目标
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目前UCIe有1.0、1.1和2.0三个版本。
UCIe 1.0标准
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UCIe支持各种先进封装
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UCIe 1.1特别考虑汽车领域。
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典型UCIe 小芯片框架
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瑞萨X5H采用ARM Cortex-A720AE核心,32核心设计,这是第一个针对汽车领域的ARM V9.2指令集的核心,瑞萨称CPU算力高达1000kDMIPS,相比之下蔚来的5纳米芯片32核心算力不过615kDMIPS。不过A720不算是太顶级的架构,其解码位宽只有5,远低于目前联发科和高通的3纳米芯片中的CPU,解码位宽都有10,基本上16核心的ARM Cortex-X925性能与32核心的A720AE相当。英伟达的Thor-X,CPU是14核心ARM Neoverse V2设计,算力630kDMIPS,Thor-Super是28核心设计,算力翻倍。不过由于瑞萨是3纳米设计,CPU功耗比5纳米芯片要低30%到35%。
A720AE的各种模式,满足ASIL-B到ASIL-D
图片来源:ARM
瑞萨X5H还有6个ARM Cortex-R52负责实时计算,算力60kDMIPS。
GPU和NPU都采用UCIe D2D方式连接,NPU算力是400TOPS,大模型时代,算力无关紧要,存储带宽远比算力重要,因为采用UCIe D2D方式,存储可以使用高带宽的GDDR6或GDDR7,存储带宽至少是512GB/s之上,和英伟达的Thor-Super不相上下。GPU也是D2D方式外接,算力有4TFLOPS。Chiplet可以灵活分割,针对网关领域,无需外接GPU和NPU。座舱领域也可以不需要NPU,或者很小规模的NPU即可。
瑞萨将在2025年为客户提供样片,2027年量产,由于数字孪生的设计即使没有拿到芯片样片或开发板,也可以虚拟开发,也就是说2027年就可以实际上量产车型。
瑞萨或许开启汽车Chiplet大潮,传统的单光刻芯片只能用于低性能领域了。
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